Điều thú vị là tất cả bốn SKU được liệt kê ở đây đều giữ nguyên số lượng lõi giống như các biến thể hiện tại, vì vậy chúng ta sẽ không thấy CCD khi xếp chồng cấp độ CCD sớm như vậy. Các CCD vẫn giữ nguyên số lượng bộ nhớ đệm tích hợp của chúng nhưng sẽ được tăng cường từ bộ đệm SRAM được bổ sung thông qua xếp chồng chiplet.

Bây giờ những gì chúng ta biết về công nghệ 3D V-Cache là nó đạt được thông qua việc sử dụng Micro Bump (3D) và một số kết nối TSV. Kết nối liên kết sử dụng Liên kết điện môi-điện môi hoàn toàn mới với liên kết CU-CU trực tiếp được thiết kế và đồng tối ưu hóa với sự hợp tác của TSMC. Hai silicon riêng lẻ (chiplet) được liên kết với nhau bằng công nghệ này. Công nghệ 3D có 9 liên kết Micron Pitch.

Một ngăn xếp V-Cache 3D duy nhất sẽ kết hợp 64 MB bộ nhớ đệm L3 nằm trên TSV đã có trên Zen 3 CCD hiện có. Bộ nhớ đệm sẽ thêm vào 32 MB bộ đệm L3 hiện có với tổng số 96 MB trên mỗi CCD. AMD cũng tuyên bố rằng ngăn xếp V-Cache có thể lên đến 8-hi, có nghĩa là một CCD duy nhất về mặt kỹ thuật có thể cung cấp lên đến 512 MB bộ nhớ đệm L3 ngoài bộ nhớ đệm 32 MB cho mỗi CCD Zen 3. Vì vậy, với 64 MB bộ nhớ cache L3, về mặt kỹ thuật, bạn có thể nhận được tối đa 768 MB bộ nhớ cache L3 (8 ngăn xếp CCD V-Cache 3D = 512 MB), đây sẽ là một sự gia tăng đáng kể về kích thước bộ nhớ cache.

3D V-Cache có thể chỉ là một khía cạnh của dòng sản phẩm EPYC Milan-X. AMD có thể giới thiệu đồng hồ nhanh hơn khi 7nm tiếp tục phát triển và chúng ta có thể thấy hiệu suất nhanh hơn nhiều từ các chip xếp chồng này. Điều thú vị là mã OPN cho các bộ vi xử lý này đã sẵn sàng, có nghĩa là khả năng ra mắt vào cuối năm 2022, điều đó có nghĩa là Milan-X có thể là chip đầu tiên giới thiệu 3D V-Cache.